小孫的狂想世界

這學期修了一門重課「VLSI 系統設計」

為了避免每次運作都要查講義

就簡單歸納幾個重點步驟如下

（一）吃設定

目前所有 CAD 工具都是裝在 Linux Cent OS 上

所以必須以此為出發點進行 Verilog 編譯程序

在終端機下以 tcsh 開啟 C Shell

然後使用 source 指令吃以下三個 script

/usr/cad/cadence/CIC/ius.cshrc

/usr/cad/synopsys/CIC/license.csh

/usr/cad/spring_soft/verdi/CIC/debussy.cshrc

第一個是 for NC-Verilog

第二個是 for Design Compiler

第三個是 for Debussy

吃了這三個 script 後方可往下繼續做

（二）編譯程式碼

為了驗證

除了撰寫原本各功能的 module 外（如半加器、全加器）

還需要撰寫 testbench 程式碼（給予模擬時間以及值去驗證）

（注意 module 名稱開頭不可為數字）

在 testbench 中透過 include 的方式

可以只需要編譯 testbench 就可以連帶編譯其他 module

另外需要注意的是

為了 dump 出波形

在 testbench 中還需要撰寫 dump 波形的程式碼

這裡選擇 dump 出附檔名為 vcd 的波形檔

因此

在以 ncverilog 指令編譯過後（ncverilog testbench.v +access+r）

就會產生波形檔（如 testbench.vcd）

（三）看波形

有了波形檔

就可以以 Debussy & 開啟 nTrace

並利用其中的 nWave 來打開波形檔觀看

以上是 simulation 的階段

如果要再進一步做 synthesis

就需要用到 Design Compiler 了